作者：Alan Yang@Digi-Key Electronics 得捷电子

有时我们会发现，通过ADC测出来的信号，在实际PCB电路上找不到源头。这有可能是你的ADC抗混叠模拟前段设计出了问题。

本文从频率混叠的发生机制出发，总结出如何防止频率混叠以及Delta-Sigma (Σ-Δ) ADC抗混叠模拟前端设计上需要注意的要点。

频率混叠

我们举一个实例来看什么是频率混叠：

如下图，fs为采样频率，fin为信号频率。当fs<2fin，fs=1.3fin时，黑色虚线是实际的信号波形，红色实线为采样得到的波形。我们可以看到采样得到的波形已经脱离实际波形。这就发生了混叠现象。

假定信号频率fin=900kHz，采样频率fs=1MHz。下图红色正弦波是实际信号，蓝色正弦波是通过ADC采样之后的信号。我们实际看到的混叠频率falias=100kHz。

根据奈奎斯特采样定律，采样频率至少是信号频率的两倍以上。如果采样频率小于信号频率的两倍就会发生混叠现象。

我们切换到频域，更容易看清这个问题。

在频域图里，根据奈奎斯特采样定律，任何大于fs/2的频率信号将会镜像折叠到0到fs/2的频率范围内。当采样频率fs=1MHz时，所有大于500kHz（fs/2）的信号，将会折叠到0到500kHz频率范围内。当信号频率fin=900kHz，这时读取到的混叠信号fa=fs-fin=1MHz-900kHz=100kHz。

如何防止频率混叠？

加一些外围电路（滤波器），可以把产生频率混叠的一些频率滤除，从而防止频率混叠。

如上图，在频域范围内，蓝色是我们想要采集的信号频率，绿色和红色都是我们不希望的噪声信号频率。

我们以Σ-Δ ADC举例，Σ-Δ ADC是一种目前使用最为普遍的高精度ADC结构。

一般Σ-Δ ADC会自带数字滤波。理论上讲，数字滤波器可以滤除截止频率到fs/2内的噪声。如下图灰色部分的频率，将会被数字滤波器滤除。因此，下图绿色部分的噪声信号将被滤除。

根据奈奎斯特采样定律，任何大于fs/2的频率信号将会镜像折叠到0到fs/2的频率范围内。如下图红色部分的噪声会避开数字滤波器，折叠到信号频率附件。

所以，还要在实际电路中，我们还需要一个外部模拟防混叠滤波器（比如简单的RC滤波器）。如下图红色部分的频率，将会被外部模拟滤波器滤除。当模拟滤波器截止频率=采样频率fs减去数字滤波器截止频率时，那么后面红色部分的噪音信号也会被滤除。

经过数字滤波和模拟滤波双重过滤，在检测范围内，只剩下我们要的目标信号。

对于Σ-Δ ADC，内部有数字滤波器。这个数字滤波器有助于降低外部模拟滤波器的设计要求。在Digi-Key网站上查找Σ-Δ ADC产品，请点击这里>>。

Σ-Δ ADC抗混叠模拟前端设计

真正考虑Σ-Δ ADC抗混叠模拟前端设计的时候，我们不仅要考虑滤波器带宽的问题，还要考虑实际电路中的各种噪声，以及噪声源的特性。比如共模噪声，差模噪声等。

滤除共模噪声与差模噪声

如下图，每根差分线上我们都会有一个一摸一样的RC滤波器结构，用来滤除共模噪声的干扰。

两个差分线不可能完全一致，电容电阻会有微小的差异，从而引入差模噪声。为了解决这个差模干扰，我们一般会在两路差分信号中跨接一个电容Cdiff。一般Cdiff的容值时Cdm的10倍以上，来降低差模噪声。

差分输入Δ-Σ ADC，抗混叠滤波器如何设计？

低速Δ-Σ ADC通常需要一个简单的单滤波器来减少混叠效应。对于差分信号，滤波器结构通常由两个滤波路径组成：一个差分滤波器（源自两个滤波器电阻RFILTER和差分电容器CDIFF 的组合）；和一个共模滤波器（源自一个滤波器电阻RFILTER 和共模电容器CCM 的组合）

注意：如果您有一个单端输入，其中 AINN 是接地参考，则滤波器将由RFILTER 和CCM 组成。但是，设计指南将与下面描述的差分滤波器的设计指南相同。

为了确定上图中每个组件的值，我们将分析分为三个部分会有所帮助：

• 差分滤波器截止频率应该是多少？
• 我应该选择多大阻值的滤波电阻器？
• 我应该选择多大容值的差分和共模电容器？

本文小结

抗混叠设计是ADC模拟前端设计里非常重要的一部分。抗混叠设计，并不能孤立去考虑，而是应该结合ADC类型、实际电路中的各种噪声，系统地去设计。了解频率混叠的发生机制，掌握防止频率混叠方法，才能设计出良好的ADC抗混叠模拟前端。

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